DIBL (Drain-induced Barrier Lowering)

DIBL(Drain-Induced Barrier Lowering): 트랜지스터 소형화의 숨겨진 적

반도체 소자가 점점 작아지면서, 우리가 의도하지 않은 현상들이 트랜지스터 내부에서 슬금슬금 고개를 들기 시작했다. 그 중에서도 오늘 이야기할 DIBL(Drain-Induced Barrier Lowering)은 현대 반도체 공정에서 가장 골치 아픈 단채널 효과(Short Channel Effect) 중 하나로 꼽힌다.

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DIBL이란 무엇인가?

DIBL을 한 문장으로 정의하면, Source와 Drain 사이에 발생하는 원치 않는 전기적 상호작용이다. 정상적인 MOSFET에서 Source와 채널 사이의 접합은 일종의 전위 장벽(potential barrier)을 형성하여 게이트 전압이 충분히 인가되기 전까지 전류가 흐르지 못하도록 막는 역할을 한다. 그런데 소자가 작아지면서 Drain 전압이 이 Source 쪽 장벽을 낮추는 방향으로 영향을 미치게 된다. 즉, 게이트가 "열어라"고 명령하지 않았음에도 Drain 전압만으로 장벽이 낮아져 전류가 새어나오는 것이다. DIBL은 본질적으로 Source-junction의 전위 장벽이 내재 전위(built-in potential) 이하로 낮아지는 현상에서 비롯된다.

Figure 1. S. S. Mahato et al., DIBL in Short-Channel Strained-Si n-MOSFET

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왜 DIBL이 발생하는가?

DIBL의 원인은 크게 세 가지로 압축할 수 있다.

첫째, MOSFET이 제대로 scaling down되지 않은 경우다. 소자의 크기를 줄일 때는 게이트 길이뿐만 아니라 산화막 두께, 접합 깊이, 공급 전압 등이 함께 비례하여 줄어야 한다. 그런데 일부 파라미터만 줄고 나머지가 그대로라면, Drain의 전기장이 채널을 가로질러 Source 쪽까지 영향을 미치기 쉬운 환경이 만들어진다.

둘째, Drain/Source Junction이 너무 깊은 경우다. 접합이 깊을수록 공핍 영역이 수직 방향으로 넓게 형성되어 Source와 Drain의 전기적 영향이 채널 아래까지 미치게 된다. 이는 게이트의 채널 제어력을 약화시키고 DIBL을 가속화한다.

셋째, 채널 도핑 농도가 너무 낮은 경우다. 채널 도핑이 낮으면 공핍 영역이 쉽게 확장되어 Source와 Drain의 공핍 영역이 서로 가까워지거나 합쳐지기 쉽다. 이 상태에서 Drain 전압이 인가되면 Source 쪽 장벽이 급격히 무너지게 된다.

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DIBL이 초래하는 문제들

DIBL이 발생하면 소자는 다음과 같은 심각한 오동작을 일으킨다.

가장 대표적인 것은 Punch-through Leakage다. Punch-through란 Source와 Drain의 공핍 영역이 서로 맞닿는 현상으로, 이 경우 게이트의 제어와 무관하게 Source에서 Drain으로 직접적인 누설 전류 경로가 형성된다. 소자가 꺼져 있어야 할 상황에서도 전류가 흐르므로, 정적 전력 소모(static power dissipation)가 폭발적으로 증가한다.

Figure 2.

다음으로 Source/Drain 간 Breakdown이다. Drain 전압이 높고 장벽이 이미 낮아진 상태에서 전계가 집중되면, 항복(breakdown) 현상이 설계 전압보다 낮은 조건에서 발생할 수 있다. 이는 소자의 신뢰성과 수명에 직접적인 타격을 준다.

마지막으로 Loss of Gate Control이다. 본래 채널의 개폐는 오로지 게이트 전압에 의해 결정되어야 한다. 그러나 DIBL이 심화되면 Drain 전압이 Threshold voltage 자체를 낮추는 방향으로 작용하여, 게이트가 채널을 완전히 통제하지 못하는 상황이 발생한다. 이는 논리 소자에서 0과 1의 구분이 무너지는 것을 의미하므로, 디지털 회로의 동작 신뢰성을 근본적으로 위협한다.

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DIBL을 어떻게 억제하는가?

DIBL에 대응하는 방법도 크게 두 가지 방향으로 나뉜다.

첫 번째는 기판에 역바이어스(reverse bias)를 인가하는 방법이다. 기판 전압을 낮춰 공핍 영역을 인위적으로 확장함으로써 채널 아래의 전위 분포를 조절하고, Source 쪽 장벽이 쉽게 낮아지지 않도록 한다. 다만 이 방법은 추가적인 전원 공급이 필요하고 회로 설계 복잡도가 올라간다는 단점이 있다.

두 번째는 Heavy Channel Doping, 즉 채널 내 Anti Punch-through Implant를 시행하는 방법이다. 채널 도핑 농도를 높이면 공핍 영역의 확장이 억제되어 Punch-through와 DIBL을 효과적으로 차단할 수 있다. 그러나 도핑 농도가 높아지면 Threshold voltage가 상승하거나 Body effect가 강해지는 부작용이 수반되므로, 전체 소자 설계와의 트레이드오프를 신중하게 고려해야 한다.

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결국 DIBL은 단순히 트랜지스터 하나의 문제가 아니라, 반도체 소형화의 물리적 한계를 상징하는 현상이다. 이를 극복하기 위해 업계는 FinFET, GAA(Gate-All-Around)와 같이 게이트가 채널을 입체적으로 감싸는 구조로 전환하여 게이트 제어력을 근본적으로 강화하는 방향으로 나아가고 있다.