High NA EUV

이 글은 imec에 올라온 The case for High NA EUV: unlocking the next era of chip manufacturing를 번역한 글입니다.

References

1. High-NA EUV lithography: the next major step forward, imec Reading Room, October 2021
2. Imec and ASML open joint High NA EUV Lithography Lab offering an early development platform to the leading-edge semiconductor ecosystem, imec press release, June 2024
3. Imec demonstrates readiness of the High-NA EUV patterning ecosystem, imec press release, February 2024
4. Imec demonstrates logic and DRAM structures using High NA EUV lithography, imec press release, August 2024
5. Patterning the Ångström future: High-NA EUV lithography breakthroughs, Geert Vandenberghe, imec ITF USA 2025
6. High-NA lithography at the turning point: preparing for industry insertion, G. Vandenberghe, Semicon Korea 2026 (February 11, 2026)
7. Imec achieves new milestones in single patterning High NA EUV lithography for both damascene and direct metal etch metallization processes, imec press release, September 2025
8. Curvilinear technology: a game changer for the logic technology roadmap, imec Reading Room, May 2025

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1. High NA EUV 리소그래피: 옹스트롬 시대로의 진입

지난 2년은 High-NA EUV 리소그래피에 있어 중요한 전환점이었다. 첫 번째 시스템이 고객사에 출하됐고, ASML-imec이 공동으로 High-NA EUV 리소그래피 랩을 개소해 생태계가 이 기술의 가능성을 조기에 탐구할 기회를 갖게 됐다. 지금까지의 결과는 이 기술이 dimensional 스케일링, 공정 단순화, 설계 유연성이라는 세 가지 약속을 실제로 이행할 수 있음을 보여주고 있다.

이러한 능력을 구현하는 데는 소재와 패터닝 공정, 마스크와 이미징 기술, OPC(광근접 보정)와 같은 포토리소그래피 향상 기법, 계측, 검사, 그리고 설계를 동시에 최적화하는 통합적 접근이 핵심이다. 이는 반도체 제조사, 장비, 소재, 레지스트 공급사, 마스크 업체, 계측 전문가들로 구성된 imec-ASML High-NA EUV 생태계 내의 강력한 협력이 있었기에 가능한 결과다.

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2. High-NA EUV의 핵심 장점 1: 높은 resolution과 image contrast

0.55NA EUV 리소그래피는 0.33NA 대비 67% 높은 개구수(NA)를 통해 향상된 해상도를 제공한다. 리소그래피 시스템의 해상도는 특정 피치나 임계 치수(CD)를 가진 패턴을 프린트하고 분해하는 능력을 나타낸다. 레일리 방정식에 따르면 해상도를 개선하는 세 가지 방법은 $k_1$ 인수 감소, 더 짧은 파장의 빛 사용, 투영 렌즈의 NA 증가다. $k_1$ 인수는 반도체 제조 공정의 다양한 요소에 의해 결정되며, 해상도를 높이기 위해 물리적 한계인 0.25에 최대한 가깝게 줄인다. 저(0.33)NA와 고(0.55)NA EUV 리소그래피 모두 파장 13.5nm의 빛을 사용하지만, High-NA EUV의 67% 더 큰 NA는 해상도 면에서 명확한 우위를 제공하며 이론적으로 16nm 피치(8nm CD)까지 resolve 할 수 있다. 2024년 imec은 ASML-imec High-NA EUV 리소그래피 랩의 0.55NA EUV 스캐너로 16nm 피치 라인/스페이스를 단일 노출로 구현하는 데 성공했다. 이미지는 High-NA EUV에 최적화된 금속산화물 레지스트(MOR)를 사용해 프린트됐다. 화학 증폭 레지스트(CAR)로 프린트한 콘택홀과 MOR로 프린트한 필라는 24nm 피치(중심 간 거리)의 인상적인 해상도를 보였다.

Figure 1. (Top) 16nm and 18nm pitch lines/spaces (L/S), and (bottom) 24nm pitch contact holes (CH) and pillars (PL) after High NA EUV exposure.

다만 궁극적인 해상도는 웨이퍼에 노출되기 전 공중 이미지(aerial image)의 광학적 품질만을 반영한다. 실제 웨이퍼 노출 과정에서는 포토레지스트에 패턴이 형성되고, 레지스트 현상 후 하부 층으로 식각되기 때문에 최종 해상도는 사용된 소재(레지스트, 하부층, 하드마스크 등)와 식각 공정의 성능에도 의존한다. 이에 따라 산업에서 실제 사용 가능한 패터닝 해상도의 한계는 16nm 피치보다 클 수 있다.

2025년 imec은 다마신 금속화 공정에 적합한 20nm 피치 금속화 라인 구조와, 직접 금속 식각(DME) 방식으로 얻은 20nm 및 18nm 피치 루테늄(Ru) 라인을 시연했다. OPC 기법, 포토마스크, 레지스트, 하부층, 식각 공정 소재를 동시에 최적화하는 통합적 접근으로 달성한 결과다.

Figure 2. 18nm pitch Ru lines obtained with DME after single exposure High NA EUV lithography.

High-NA EUV 스캐너에서는 투영 렌즈에 더 많은 회절 차수의 빛이 들어온다. 이는 포토마스크를 통과한 후 밝은 영역과 어두운 영역의 강도 차이인 aerial image의 대비를 높여 우수한 해상도의 근본 원인이 된다. 높은 대비의 이미지에 레지스트가 노출되면 프린트된 패턴의 국소 CD 균일도(LCDU)가 개선되고 거칠기가 줄어든다. 이는 29nm 피치 육각형 홀과 필라 구조에서 실험적으로 검증됐으며, 0.33NA 대비 LCDU 18~42% 향상이 확인됐다. 또한 높은 이미지 대비는 충분한 품질로 레지스트에 패턴을 프린트하는 데 필요한 노출 에너지(dose-to-size)를 줄여준다. 이는 노출 시간 단축으로 이어져 스캐너 처리량과 공정 비용에 유리하다. 29nm 피치 홀과 필라에서 0.55NA EUV 리소그래피 사용 시 약 60%의 에너지 절감이 시연됐다.

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3. High-NA EUV의 핵심 장점 2: 공정 단순화

20 nm 수준의 패턴은 Low-NA EUV 리소그래피로도 구현할 수 있지만, 그러려면 복잡한 다중 패터닝 단계가 필요하다. 하나의 칩 패턴을 두 개 이상의 '단순한' 마스크로 분할하면 제조 시간이 늘고 수율이 저하되며 비용이 상승한다. High-NA EUV 리소그래피의 고해상도는 다중 패터닝의 필요성을 줄여, 가장 미세한 칩 패턴을 단일 노출로 프린트할 수 있게 한다.

A14, A10 로직 노드에서 M0, M2와 같은 주요한 금속층의 요구 사항은 매우 까다롭다: line/spaces with ≤ 20 nm pitches, aggressive tip-to-top (T2T) structures to interrupt the lines (T2Ts with ≤ 15 nm CD and ≤ 3 nm LCDU as an industry taget), 그리고 random vias with ≤ 30 nm center-to-center distances. 0.33NA EUV 리소그래피라면 이 패턴을 형성하는 데 마스크 3~4장이 필요하지만, 0.55NA EUV 리소그래피는 단일 노출로 해결할 수 있음이 실험적으로 확인됐다. imec은 저굴절율 위상 시프트 마스크 적용, 레지스트 최적화, 방향성 식각 기법 조합으로 13nm T2T 구조에서 목표인 3nm 이하 LCDU를 달성했다.

Figure 3. (Left) While 0.33NA EUV lithography would require 4 masks to pattern metal A14/A10, (middle and right) High NA EUV lithography can print the same layout with only one mask.

32nm(D1d)와 28nm(D0a) DRAM 노드에서도 High-NA EUV 리소그래피로 비트라인 주변부와 스토리지 노드 랜딩 패드를 포함하는 BLP/SNLP 층을 패터닝할 수 있음이 실험으로 확인됐다. 0.33NA EUV 리소그래피라면 이 층의 패터닝에 마스크 3장 이상이 필요하지만, 0.55NA는 마스크 1장으로 동일한 작업을 수행한다.

 

High NA EUV lithography as a roadmap enabler for next-gen DRAM: (top left) while 0.33NA EUV lithography requires multi-patterning for D1d/D0a, (top right) 0.55NA EUV lithography enables single-patterning of the BLP/SNLP layer. (Bottom) TEM cross sections of 0.33NA and 0.55NA enabled BLP/SNLP layers (ADI = after development inspection; AEI = after etch inspection.)

 

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4. High-NA EUV의 핵심 장점 3: 설계 유연성

2000년대 중후반, 선단 로직 칩 설계에서 가장 임계적인 층의 레이아웃이 2D에서 1D 맨해튼 기반 회로 레이아웃으로 전환됐다. 이는 0.33NA EUV 리소그래피의 준비가 갖춰지기를 기다리며 193nm 이머전 리소그래피를 낮은 $k_1$ 단일 패터닝과 다중 패터닝으로 연장하기 위해 도입된 설계상의 패널티였다. 2D 양방향 설계에서는 맨해튼 기반 기하학이 수직, 수평 두 방향으로 형성된다. 반면 1D(단방향) 설계는 각 층에서 구조를 수직 또는 수평 방향 중 하나로만 정렬한다. 1D 맨해튼이 밀도 측면에서 유리하지만 한계도 있다. 예컨대 인접한 금속 라인 간 전기 연결을 만들려면 비아가 있는 추가 층을 구현해야 해 웨이퍼 비용과 전류 경로 길이가 증가한다.

High-NA EUV 리소그래피의 해상도 도약은 1.5D와 2D 맨해튼 설계의 재활용을 가능하게 하고, 나아가 곡선형(curvilinear) 기하학과 경로 도입도 가능하게 한다. 이는 칩 설계자가 전력과 성능을 개선할 유연성을 높일 뿐 아니라, 면적을 줄이거나 층 수를 줄여 비용을 낮출 잠재력이 있다. imec과 파트너들은 22nm 및 28nm 피치 라인 구조에서 2D 맨해튼 설계를 이용한 양방향 배선을 시연했다. OPC 최적화와 마스크 제작 품질 향상으로 2D 설계에서 설계 의도와 웨이퍼 데이터 간 식각 후 패턴 충실도가 양호함을 확인했다. imec은 또한 OPC와 마스크 단계를 넘어 칩 설계 단계에서 더 복잡한 곡선형 기하학을 도입하는 솔루션도 개발했다. 곡선형 설계는 표준 셀 설계, 소스/드레인 콘택 및 게이트 재배선, 배치·배선 설계 등 다양한 응용 사례에서 유익함이 입증됐다. 표준 셀 설계에서는 M0 피치를 완화하면서도 20% 면 적 감소를 가능하게 한다. imec은 최근 곡선형 설계 형상과 High-NA EUV 리소그래피의 호환성을 시연해, 선단 노드에서 High-NA EUV의 해상도 도약을 최적으로 활용할 수 있음을 보였다.

Figure 5. High NA EUV lithography enables bi-directional routing via 2D designs, illustrated – from left to right – for a 22nm pitch 2 track skip; 28nm pitch N 2D; 28nm pitch C 2D and CFET middle-of-line routing exercise.

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5. Conclusion

High-NA EUV 리소그래피와 패터닝 기술을 개발하는 통합적 접근은 이 기술의 세 가지 핵심 약속: 1. 0.33NA 대비 해상도·이미지 대비 향상, 2. 단일 패터닝을 통한 공정 단순화, 3. 1.5D·2D·곡선형 설계를 통한 설계 유연성을 검증하는 데 필수적이다. imec과 파트너 생태계는 이러한 역량을 한계까지 밀어붙이며 차세대 High-NA EUV 리소그래피·패터닝 기술을 지속 개발하고 있다. 현재 진행 중인 연구 과제로는 초점 심도 개선, 확률적 결함 저감, 스티칭(stitching) 구현 등이 있다. High-NA EUV 리소그래피는 향후 첨단 AI 칩, 고성능 컴퓨팅, 차세대 메모리와 같은 미래 기술의 핵심 실현 수단이 될 것이다. 하드웨어가 빠르게 진화해야 하는 AI·데이터 중심 애플리케이션의 요구를 따라가는 데 있어 필수적인 기술로 평가받으며, 유럽 칩법이 목표로 하는 sub-2nm 로직 기술 노드 실현에도 결정적인 역할을 할 것으로 기대된다.