IBM 0.7 nm NanoStack

1. Introduction

CMOS logic device architecture는 planar FET → FinFET → nanosheet GAA 순으로 진화해왔다. 이 변화의 핵심 동력은 power-performance-area(PPA) 개선이었다. contacted-poly pitch(CPP)가 공정 한계에 도달한 이후에는 cell height(CH) 축소가 standard cell 면적 감소의 주된 수단이 됐다. 그런데 CH가 sub-100nm 영역에 진입하면 nanosheet는 한계에 부딪힌다. 좁아진 cell 안에서 effective channel width(Weff)를 확보하는 것이 점점 어려워지기 때문이다. 이 지점이 N/P-type FET을 수직으로 쌓는 stacked FET 구조로의 전환이 필요해지는 inflection point다. 

IBM은 2026년 6월 25일, VLSI 2025에서 발표했던 NanoStack 아키텍처를 기반으로 세계 최초의 sub-1nm 칩 기술을 공개했다. 손톱만 한 다이 위에 약 1000억 개의 트랜지스터를 집적한 것으로, 2021년 발표한 2nm 칩 대비 약 2배의 밀도다.

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2. Nanostack Architecture

NanoStack은 NFET과 PFET을 수직으로 순차 적층(sequential stacking)한 CMOS 트랜지스터 아키텍처다. 기존 nanosheet가 NFET과 PFET을 평면에 나란히 배치하는 구조라면, NanoStack은 이 둘을 z 방향으로 쌓는다.  반도체에 관심이 있는 사람이라면 이처럼 적층 구조를 가지는 Complementary FET (CFET)에 대해 들어봤을 것이다. CFET 개념은 이미 삼성, 인텔, imec 등에서 수년간 연구해온 방향이다. NanoStack도 CFET의 하위 개념으로 볼 수 있다. 차이는 "어떻게 쌓느냐"에 있다. 4-track aligned 설계는 $W_\mathrm{eff}$ 부족으로 경쟁력이 없고, 5-track aligned는 CH 축소 효과가 제한적이다. 4-track staggered (NanoStack)가 두 조건을 동시에 만족하는 유일한 설계다. 공정 측면에서도 sequential integration은 FEOL 공정의 aspect ratio를 낮추고, RMG, multi-Vt 패터닝, SD 에피택시 공정을 단순화한다는 이점이 있다.

2.1. Aligned vs. Staggered

FET을 수직으로 aligned 방식으로 쌓으면 문제가 생긴다. 상·하단 FET의 source/drain 접속과 power rail 연결을 위한 공간이 cell 안에서 충돌하여, CH를 줄이면 줄일수록 $W_\mathrm{eff}$가 오히려 감소하는 딜레마가 발생한다. NanoStack의 해법은 top FET과 bottom FET의 채널을 게이트 방향을 따라 offset 시키는 것이다. 이 staggered 배치에서는 다음의 방향이 가능하다:

• Bottom FET SD → frontside 직접 접속
• Top FET SD → frontside 직접 접속
• Power rail → backside 직접 접속

별도의 overhead 공간 없이 단일 through-layer MOL width + isolation spacing만으로 접속이 완성된다. 결과적으로 4-track cell에서 aligned 대비 Weff가 65% 향상된다. 추가적으로, staggered 구조에서는 top/bottom gate가 구조적으로 분리되어 gate merge와 gate split 방식을 선택적으로 적용할 수 있다. 이로 인해 블록 레벨에서 5~10%의 면적 이득이 추가로 발생한다.

2.2. Dual-channel engineering

Sequential integration의 또 다른 이점은 top/bottom FET에 서로 다른 채널 재료를 독립적으로 적용할 수 있다는 점이다. IBM은 NFET에 Si(001), PFET에 Si(110)을 사용해 각 캐리어의 이동도를 독립적으로 최적화했다.

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3. 스케일링 성과

Architecture	GAA Nanosheet ( 2nm)	Stacked FET (0.7 nm)
CPP (nm)	45–48	42–45
Cell Height (nm)	120–140	64–72
Mx pitch (nm)	20–24	16–18
Track Height	6T	4T
Area Scaling vs. 2nm	—	~50% 감소

CH가 120~140nm에서 64~72nm로 감소했다. 동일 다이 면적 대비 약 2배의 로직 집적이 가능하다는 의미다.

PPA 시뮬레이션 결과는 다음과 같다:

• iso-power 기준: ~50% 성능 향상
• iso-performance 기준: ~70% 전력 절감

VLSI 2026에서 별도로 발표된 SRAM 결과에서는 NanoStack 기반 SRAM bitcell이 2nm 대비 40% cell height 축소를 달성했다. IBM은 이를 10년 만의 최대 on-chip 메모리 스케일링이라고 밝혔다. AI 가속기 적용 시 약 7,000 TOPS가 가능할 것으로 추정하며, 이는 현재 수준(~1,500 TOPS)의 약 4.7배다.

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3. 공정 구현

3.1. Bottom FET 게이트 스택의 열 안정성

Sequential integration에서 top FET 형성에 필요한 고온 공정(anneal, SD 에피택시, 일부 증착)은 이미 완성된 bottom FET의 RMG HKMG 게이트 스택에 영향을 준다. 구체적으로는 Vt 시프트, 게이트 누설전류 증가, 계면산화막 재성장이 발생한다. IBM은 gate-first HKMG 기술에서 아이디어를 가져온 modified gate stack을 NFET RMG에 적용해 이 문제를 해결했다. 수정된 게이트 스택에서는 Vt가 목표 범위 내에 유지되고, 게이트 누설전류와 계면산화막 재성장 문제가 해소됐다(Fig. 6).

3.2. 초박막 유전체 웨이퍼 본딩

Top FET 채널층을 bottom FET 위에 전사할 때 두 층 사이의 수직 분리 거리는 기생 커패시턴스(Ceff)에 직접 영향을 미친다. IBM 추정으로는 inter-layer 두께를 10nm 줄일 때마다 cell-level Ceff가 ~2.5% 감소한다. IBM은 sub-30nm 본딩 산화막으로 void-free 웨이퍼 본딩을 달성했으며, 300mm 웨이퍼 전체에서 후면 thinning 후 두께 균일도는 ±1.5nm 수준이다(Fig. 7a, b). TEM 단면에서 ultra-thin bonding dielectric을 통한 채널층 전사가 확인됐다(Fig. 7c). 이 공정은 Lam Research, TEL, SCREEN Semiconductor Solutions와의 공동 개발로 이루어졌다.

3.3. CMOS 동작 실증

Fig. 7(d)의 TEM 단면에서 NFET-on-PFET, 소자당 3채널 구성의 완전 통합 NanoStack CMOS가 확인됐다. Id-Vg 특성(Fig. 8)에서 top PFET과 bottom NFET 모두 SS ≈ 70 mV/dec, 68 mV/dec를 보였다. NanoStack 인버터의 정상 스위칭 동작도 확인됐다(Fig. 9). 신뢰성 측면에서는 top PFET의 NBTI EOL Vt 시프트와 bottom NFET의 gate dielectric breakdown 전압(VBD)이 모두 nanosheet baseline과 동등하거나 우수한 수준으로 나타났다(Fig. 10).

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4. 에필로그

이번 발표는 양산 공정 선언이 아니다. IBM은 상용화 목표를 최소 5년 후로 잡고 있으며, Albany 연구 시설에 도입 예정인 ASML High NA EUV 장비가 실제 양산의 전제 조건 중 하나다. 그럼에도 이번 발표의 의미는 단순한 연구 결과 이상이다. IBM이 2015년 최초 발표한 nanosheet GAA는 현재 TSMC 3nm, Samsung 3nm, Intel 18A의 기반 아키텍처가 됐다. NanoStack이 같은 경로를 따른다면, 향후 파운드리 로드맵에서 CFET 혹은 그 파생 아키텍처로 등장할 가능성이 있다.

 

 

References

[1] S. Reboh et al., "NanoStack Transistor Architecture for CMOS 7A Node and Beyond," VLSI Technology and Circuits 2025, T10-2.

[2] Chen Zhang et al., "Area and Performance of Staggered-Channel Nanostack SRAM Bitcells," VLSI Technology and Circuits 2026.