반도체 스케일링의 한계: 6+1가지 문제

반도체가 나아가고자 하는 방향은 명확하다. 단위 자원(면적, 전력 등)당 연산/정보처리 밀도를 극대화하는 것이다. 

한 세대 전까지는 이 방향이 단 하나의 동작만으로 거의 자동으로 달성되었다. 트랜지스터를 선형적으로 줄이면, 같은 면적에 더 많은 트랜지스터가 들어가고(집적도), 채널이 짧아져 더 빨리 동작하고(성능), 전압도 같이 낮아져 전력은 오히려 줄어들었다(효율). 이른바 Dennard scaling이다. "작게 만든다"는 한 가지 행동이 집적도, 성능, 전력 세 가지를 동시에 개선해주던 시절이었다. 그런데 2000년대 중반, 임계전압을 더 낮추면 누설전류가 감당할 수 없을 만큼 커지는 지점에 도달하면서 이 자동 연결이 끊어졌다. 트랜지스터는 계속 작아지지만, 그만큼 빨라지거나 전력이 줄어들지는 않게 된 것이다. 그 이후의 반도체 기술 발전사는, 사실상 이 끊어진 연결을 개별 공정/구조 기술로 하나씩 다시 이어붙이는 과정이라고 볼 수 있다.

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단위 자원당 밀도를 가로막는 6가지 벽

"단위 자원당 연산/정보처리 밀도 극대화"라는 목표를 가로막는 한계들은 크게 여섯 가지로 정리할 수 있다.

1. 전력
누설전류와 동적전력. "같은 전력으로 더 많은 연산을 한다"는 목표를 가장 직접적으로 가로막는다. Subthreshold leakage, gate tunneling, GIDL처럼 이름 붙은 메커니즘들이 여기 속한다.

2. 발열
전력 소비의 결과로 생기는 열이, 어디에 얼마나 집중되는가의 문제다. 평면 구조에서는 전력과 거의 비례했지만, CFET처럼 소자를 수직으로 쌓는 순간 전력량과 무관하게 순수 구조 때문에 새로운 열 경로 문제가 생긴다.

3. 정전 제어력 저하 (Electrostatic Integrity)
채널이 짧아질수록 게이트가 채널을 온전히 제어하기 어려워진다. DIBL, threshold voltage roll-off, subthreshold swing 저하가 여기 속하며, FinFET → GAA → CFET이라는 구조 진화의 가장 직접적인 동인이다.

4. 기생 성분 증가 (Parasitic R/C)
트랜지스터 자체는 작아져도, 그것을 연결하는 컨택과 배선의 저항·커패시턴스는 그만큼 줄지 않는다. "더 작게 만들었는데 실제 회로는 그만큼 빨라지지 않는" 현상의 원인이다.

5. 변동성 (Variability)
같은 설계로 찍어낸 트랜지스터들이 서로 다르게 동작하는 문제. RDF, LER, WFV, RTN처럼 공정의 무작위성이 소자 단위로 누적되어 나타난다.

6. 신뢰성/노화 (Reliability)
처음엔 목표한 성능을 달성해도, 시간이 지나면서 그 성능이 깎여나가는 문제. BTI, HCI, TDDB, electromigration이 대표적이다.

다음 글부터는 이 6가지를 하나씩 짚어가며, 각각의 물리적 기원이 무엇이고, 어떤 공정/구조가 이를 해결해왔으며, 지금 업계가 차세대 해법으로 무엇을 준비하고 있는지를 살펴본다.

 

 

+) 상호연결/대역폭 (Interconnect & Bandwidth, "Memory Wall")

대표 메커니즘

• Global wire RC delay (긴 배선의 저항·커패시턴스 — 4번의 기생성분과는 스케일이 다름, chip-scale)
• Off-chip 대역폭 한계 (DRAM-Logic 간 데이터 이동에 드는 에너지가 연산 자체보다 커지는 현상)

해법 스펙트럼

기존: 캐시 계층 구조, wider bus
차세대: HBM, 2.5D/3D advanced packaging, hybrid bonding, chiplet — 이 시리즈에서 이미 다룬 패키징/3D 적층 콘텐츠와 직결됩니다.