반도체 스케일링의 벽: 1. 전력

전력 문제는 크게 두 갈래로 나뉜다. 트랜지스터가 꺼져 있을 때도 새어나가는 누설전류(leakage current), 그리고 트랜지스터가 스위칭할 때 소비되는 동적전력(dynamic power)이다. 이 둘은 발생 메커니즘이 완전히 다르고, 해법도 다르다. 하나씩 짚어본다.

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1. 누설전류: 꺼져 있어도 흐르는 전류

트랜지스터를 "끈다"는 것은 게이트 전압을 0으로 만든다는 뜻이지만, 실제로는 이 상태에서도 여러 경로를 통해 전류가 흐른다. 칩 전체로 보면, 동작하지 않는 시간 동안에도 계속 소비되는 이 전류가 배터리 수명과 데이터센터 idle power를 좌우한다.

1.1. Subthreshold Leakage

가장 근본적인 누설은 subthreshold leakage다. 트랜지스터의 on/off 전환은 디지털처럼 칼같이 끊어지는 게 아니라, 게이트 전압이 임계전압($V_\mathrm{T}$) 아래로 내려가도 채널에는 약한 전류(weak inversion)가 계속 흐른다. 이 전류가 얼마나 빨리 줄어드는지를 나타내는 지표가 subthreshold swing (SS)이다. SS는 전류를 10배 줄이는 데 필요한 게이트 전압의 변화량으로, 상온에서 이론적 최솟값은 약 60 mV/decade다. 이는 $\frac{k_\mathrm{B}T}{q} \cdot \ln(10)$ 이라는 순수한 열역학적 한계로, 트랜지스터 구조를 아무리 잘 만들어도 이 값보다 가파르게 만들 수 없다. 이를 "Boltzmann tyranny(볼츠만의 폭정)"라고도 부른다. 문제는 $V_\mathrm{DD}$를 낮춰서 전력을 줄이려면 $V_\mathrm{T}$도 같이 낮춰야 하는데, SS가 60mV/decade로 고정되어 있으면 $V_\mathrm{T}$를 낮출수록 off-state 전류가 기하급수적으로 커진다. 즉 동적전력을 줄이려는 시도가 곧바로 누설전류 증가로 되돌아온다는 트레이드오프가 생긴다.

기존 해법은 회로 레벨의 우회로다. 하나의 $V_\mathrm{T}$만 쓰지 않고, 빠른 경로에는 낮은 $V_\mathrm{T}$(빠르지만 새는) 트랜지스터를, 덜 중요한 경로에는 높은 $V_\mathrm{T}$(느리지만 안 새는) 트랜지스터를 섞어 쓰는 multi-$V_T$ 설계가 표준이 되었다. Body biasing으로 동작 중 $V_\mathrm{T}$를 동적으로 조절하는 기법도 함께 쓰인다.

차세대 해법은 SS의 물리적 한계 자체를 깨려는 시도다. Tunnel FET(TFET)은 열적 캐리어 주입이 아니라 band-to-band tunneling으로 채널을 켜고 끔으로써 이론적으로 60mV/decade보다 가파른 swing을 얻을 수 있다. Negative Capacitance FET(NC-FET)은 강유전체(ferroelectric) 게이트 절연막의 음의 커패시턴스를 이용해 내부적으로 전압을 증폭시켜 같은 효과를 낸다. 둘 다 아직 양산 단계는 아니지만, 60mV/decade 벽 자체를 깨는 유일한 방향이라는 점에서 꾸준히 연구되고 있다.

1.2. Gate Oxide Tunneling

게이트와 채널 사이의 절연막(gate oxide)은 얇을수록 게이트가 채널을 더 강하게 제어할 수 있다. 그런데 이 절연막이 양자역학적으로 전자가 "통과해버릴 수 있는" 두께(수 옹스트롬 수준)에 가까워지면, 게이트 전극과 채널 사이로 직접 전류가 새어나간다. 이게 gate oxide tunneling leakage다.

2000년대 초, SiO2 게이트 산화막이 1nm 근방까지 얇아지면서 이 누설이 subthreshold leakage를 능가하는 수준까지 커졌다. 해법은 단순하지만 근본적이었다. 같은 정전용량을 내면서도 물리적으로는 더 두꺼운 막을 쓰면 된다. 유전율(k값)이 SiO2보다 높은 HfO2 같은 high-k 소재로 절연막을 바꾸면, 같은 capacitance를 내면서도 물리적 두께를 늘릴 수 있어 터널링 확률이 급격히 줄어든다. 다만 high-k 소재는 기존 poly-Si 게이트와 화학적으로 맞지 않아, 게이트 전극 자체도 금속(metal gate)으로 함께 바꿔야 했다. 이 high-k/metal gate 전환은 2007년 45nm 노드에서 처음 양산에 도입되었고, 지금은 모든 advanced node의 표준이다.

당시엔 "차세대"였던 high-k/metal gate가 지금은 "기존 해법"이 되었다. 현재의 차세대 방향은 더 높은 k값을 가지면서도 channel과의 계면 결함이 적은 신소재 탐색, 그리고 high-k와 channel 사이에 형성되는 얇은 interfacial layer(IL)를 최소화해 등가 산화막 두께(EOT)를 더 줄이는 방향으로 이어지고 있다.

1.3. GIDL: 게이트와 드레인이 만드는 또 다른 누설

GIDL(Gate-Induced Drain Leakage)은 게이트와 드레인이 겹치는 영역에서 발생한다. 트랜지스터가 꺼진 상태에서 드레인에 높은 전압이 걸리면, 이 오버랩 영역의 밴드가 심하게 휘어지면서 valence band의 전자가 conduction band로 직접 터널링(band-to-band tunneling)할 수 있게 된다. 이 전자-정공 쌍 생성이 곧 누설전류로 이어진다. GIDL은 특히 DRAM처럼 정보를 charge 형태로 오래 저장해야 하는 메모리에서 retention time을 깎아먹는 직접적인 원인이 되기도 한다.

기존 해법은 오버랩 영역의 도핑 프로파일을 완만하게(graded) 만들어 밴드가 급격히 휘는 것을 막는 것이다. 차세대 해법은 구조적 접근이다. 나노시트 GAA 공정에서 도입된 inner spacer는 게이트 금속과 소스/드레인 사이에 유전체 스페이서를 삽입해 둘 사이의 직접적인 오버랩 자체를 줄임으로써, GIDL이 발생할 영역을 물리적으로 축소한다.

1.4. Junction Leakage

소스/드레인과 기판 사이는 본질적으로 역방향 바이어스가 걸린 p-n 접합 다이오드다. 이상적인 다이오드라면 역방향 전류는 거의 0이어야 하지만, 접합이 매우 급격하게(abrupt) 형성되거나 도핑 농도가 높으면 여기서도 band-to-band tunneling에 의한 누설이 발생한다.

기존 해법은 도핑 프로파일을 완만하게 만들어 급격한 접합을 피하는 것이다. 차세대 해법은 S/D 영역을 ion implantation이 아닌 epitaxial growth로 형성해, 도핑 농도와 접합 형태를 원자 단위로 더 정밀하게 제어하는 방향이다. 앞선 글에서 다룬 outer wall 포크시트의 Si spine을 이용한 S/D epi 성장도 이런 맥락의 연장선에 있다.

1.5. DIBL 유발 누설

DIBL(Drain-Induced Barrier Lowering)은 채널이 짧아질수록 드레인의 전계가 소스 쪽 포텐셜 장벽까지 영향을 미쳐, 게이트가 의도한 것보다 장벽을 낮춰버리는 현상이다. 장벽이 낮아지면 off-state에서도 더 많은 캐리어가 장벽을 넘어가게 되어 누설전류가 증가한다.

기존 해법은 채널의 소스/드레인 쪽 도핑을 국부적으로 높여(halo doping, retrograde doping) 드레인 전계의 영향을 차단하는 것이다. 그러나 이는 채널 길이가 더 짧아지면 한계에 부딫힌다. 근본적인 차세대 해법은 게이트가 채널을 감싸는 면을 늘리는 구조 전환이다. Planar에서 FinFET으로, FinFET에서 GAA 나노시트로, 그리고 outer wall 포크시트의 Ω-gate로 이어지는 흐름은 모두 "드레인 전계가 채널 내부까지 침투하지 못하게 게이트로 더 많이 둘러싼다"는 같은 원리의 점진적 강화다.

여기서 주목할 점은, 이 해법이 정전 제어력 저하(이 시리즈의 3번 주제) 문제의 해법과 정확히 같다는 것이다. GAA 구조 하나가 "전력(DIBL 유발 누설 감소)"과 "정전 제어력(채널 제어 강화)" 두 문제를 동시에 해결하는 셈이다.

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2. 동적전력

누설전류는 가만히 있어도 새는 전류였다면, 동적전력은 트랜지스터가 실제로 스위칭하면서 "일을 할 때" 소비하는 에너지다.

2-1. $CV^2$

디지털 회로의 동적전력은 다음 식으로 근사된다.

$$P_{dynamic} = \alpha \cdot C \cdot V_{DD}^2 \cdot f$$

여기서 $\alpha$는 활동도(activity factor), $C$는 부하 커패시턴스, $f$는 클럭 주파수다. 트랜지스터가 한 번 스위칭할 때마다 출력단의 커패시턴스를 $V_{DD}$까지 충전하고 다시 0으로 방전하는데, 이 충방전 과정에서 에너지가 소비된다.

이 식에서 $V_{DD}^2$ 항은 전압을 조금만 낮춰도 전력이 제곱으로 줄어든다는 뜻이라, 동적전력을 줄이는 가장 강력한 레버는 전압 스케일링이다. 그러나 앞서 봤듯 $V_{DD}$를 낮추면 누설전류가 늘어나므로, 이 둘은 서로를 견제하는 트레이드오프 관계에 있다.

해법 스펙트럼

기존 해법은 회로/아키텍처 레벨에서의 전압 스케일링과 clock gating(쓰지 않는 블록의 클럭을 끊어 $\alpha$를 줄임)이다. 공정/구조 차원의 차세대 해법은 식의 $C$ 항을 직접 줄이는 방향이다. 게이트 기생 커패시턴스를 줄이는 것이 핵심인데, 이는 이 시리즈의 4번 주제인 "기생 성분 증가"의 해법(셀 경계 구조 최적화, M0 power rail 등)과 그대로 연결된다. 즉 동적전력 문제의 차세대 해법은, 사실상 다음 글의 주제 안에 들어 있다.

2-2. Short-Circuit Power — 켜지고 꺼지는 순간의 누수

CMOS 인버터에서 입력 신호가 0에서 1로(또는 1에서 0으로) 전환되는 짧은 순간, NMOS와 PMOS가 동시에 약하게 켜져 있는 구간이 존재한다. 이 구간에서는 $V_{DD}$에서 GND로 직접 흐르는 전류 경로가 일시적으로 형성되며, 이를 short-circuit power(또는 crowbar current)라 부른다.

이 전력은 입력 신호의 전환 속도(slope)가 느릴수록, 그리고 입출력 커패시턴스의 비율에 따라 커진다.

해법 스펙트럼

이 항목은 다른 누설/동적전력 문제들과 달리 공정/소자 구조의 영향이 상대적으로 작고, 회로 설계 영역(buffer sizing, input slope 최적화)에서 주로 다뤄진다. 차세대 공정 기술이 직접 이 문제를 타겟하는 경우는 드물며, 트랜지스터 자체의 스위칭 속도가 빨라지면 전환 구간이 짧아져 자연스럽게 개선되는 정도다.

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정리

전력이라는 하나의 카테고리 안에서도, 일곱 가지 서로 다른 물리 메커니즘이 각자의 해법 스펙트럼을 가지고 있다. 그런데 이 표를 다시 들여다보면 흥미로운 패턴이 보인다.

원인 차세대 해법 다른 카테고리와의 연결

Subthreshold leakage	TFET, NC-FET	(독립적)
Gate tunneling	High-k 신소재	(독립적)
GIDL	Inner spacer	4. 기생성분
Junction leakage	S/D epi engineering	(독립적)
DIBL 유발 누설	GAA, Ω-gate	3. 정전제어력저하
$CV^2f$	기생 C 감소	4. 기생성분증가
Short-circuit power	(회로 설계 영역)	(독립적)

DIBL 유발 누설과 $CV^2f$, 두 가지는 각각 3번(정전 제어력 저하)과 4번(기생 성분 증가) 카테고리의 해법과 정확히 겹친다. 즉 "전력"은 독립된 섬이 아니라, 다른 문제들의 해법이 그대로 흘러들어오는 합류점에 가깝다.

다음 글에서는 두 번째 주제인 발열을 다룬다. 평면 구조에서는 전력 소비량에 거의 비례했던 발열이, CFET 같은 3D 적층 구조에서 어떻게 전력과 무관한 독립적인 문제로 떠오르는지를 살펴본다.