해당 글은 imec의 Outer wall forksheet to bridge nanosheet and CFET device architectures in the logic technology roadmap 게시물을 번역한 글입니다.
References
- Entering the nanosheet transistor era, imec Reading Room
- Stacked nanosheet fork architecture for SRAM design and device co-optimization toward 3nm, P. Weckx et al, IEDM 2017
- Novel forksheet device architecture as ultimate logic scaling device towards 2nm, P. Weckx et al, IEDM 2019
- Forksheet FETs for advanced CMOS scaling: forksheet-nanosheet Co-integration and dual work function metal gates at 17nm n-p space, H. Mertens et al, VLSI 2021
- Extending the gate-all-around (GAA) era to the A10 node: outer wall forksheet enabling full channel strain and superior gate control, L. Verschueren et al., VLSI 2025
1. GAA 나노시트 기술의 세 세대
선도적인 파운드리 및 IDM들은 2 nm 기술 노드의 양산을 향해 나아가고 있으며, 이 노드에서는 GAA(Gate-All-Around) 나노시트 트랜지스터가 핵심적인 역할을 담당한다. GAA 나노시트 소자 아키텍처는 FinFET 기술의 후계자로 도입되었으며, SRAM 로직 표준 셀의 추가적인 소형화를 가능하게 위한 목적으로 개발됐다.GAA 나노시트의 소자의 핵심 특징은 나노시트 형태의 전도 채널을 두개 이상 수직으로 적층하는 것으로, 로직 표준 셀 내에 p형 소자용 스택과 n형 소자용 스택이 각각 배치된다. 이 구성은 설계자들이 로직 표준 셀의 높이를 더욱 줄일 수 있게 해주는데, 표준 셀 높이는 셀당 금속 배선(트랙) 수에 금속 피치를 곱한 값으로 정의된다. 설계자들은 채널을 더 넓게 만드는 선택을 할 수도 있으며, 이 경우 셀 높이를 희생하는 대신 더 큰 구동 전류(drive current)를 확보할 수 있다. 면적 스케일링 외에도, GAA 나노시트 트랜지스터는 FinFET 대비 또 다른 이점을 제공한다. 게이트나 전도 채널의 사방을 완전히 감싸는 구조 덕분에, 단채널 길이에서도 채널에 대한 게이트 제어력이 향상된다 [1].GAA 나노시트 기술은 칩메이커가 CFET 기술로 전환하기 전까지 최소 세 세대의 기술 노드에 걸쳐 지속될 것으로 예상된다. nMOS와 pMOS를 수직으로 적층하는 구조적 특성으로 인해, CFET 공정 통합 복잡도는 일반 나노시트 소자에 비해 현저히 높다. imec의 로드맵에 따르면, 이러한 이유로 CFET의 양산은 A7 (0.7 nm)노드부터나 현실적으로 가능하다. 이는 곧 GAA 나노시트 시대가 최소 A10 (10 nm)기술 노드까지 이어져야 함을 의미하며, 이 노드에서 표준 셀 높이는 90 nm 수준까지 축소될 것으로 예상된다. 그러나 성능 저하 없이 GAA 나노시트 기반 표준 셀을 계속 줄여나가는 것을 쉽지 않은 과제이다. 바로 이 지점에서 포크시트(forksheet) 소자 아키텍처가 해결책을 제시할 수 있다.
2. 포크시트(Forksheet): aka 스케일링 부스터
2017년 imec은 포크시트 소자 아키텍처를 처음 소개했다. 초기에는 SRAM 셀의 스케일링 부스터로 제안되었고 [2], 이후 로직 표준 셀 스케일링을 가능하게 하는 기술로 확장됐다 [3]. 초기 구현 방식의 핵심적인 특징은 게이트 패터닝 전에 nMOS와 pMOS 소자 사이에 유전체 벽(dielectric wall)을 삽입한다는 점이다. 이 벽이 로직 표준 셀의 중앙에 배치되기 때문에, 이 아키텍처는 내벽 포크시트(inner wall forksheet)라 불린다. 이 벽은 p형 게이트 트렌치와 n형 게이트 트렌치를 물리적으로 격리함으로써, FinFET이나 나노시트 구조에서는 불가능했던 수준으로 n-p 간격을 훨씬 좁힐 수 있게 한다. 그 결과 성능 향상을 유지하면서도 셀 면적을 90 nm 셀 높이 수준까지 축소할 수 있다.
이 내벽 구조에서 나노시트 채널들은 삼중 게이트(tri-gate) 포크 구조에 의해 제어되며, 소자의 이름은 바로 이 구조에서 유래한다.
2021년 VLSI 심포지엄에서 imec은 300 mm 웨이퍼 기반 내벽 포크시트 공정 플로우의 제조 가능성(manufacturability)을 실증했다 [4]. 완전 동작하는 소자의 전기적 특성 평가 결과, 포크시트가 로직 및 SRAM 나노시트 스케일링 로드맵을 A10 노드까지 연장하는 데 있어 가장 유망한 소자 아키텍처임이 확인됐다. 포크시트의 공정 통합 플로우는 나노시트 양산 공정의 상당 부분을 재사용하기 때문에, 나노시트에서 포크시트로의 기술전환은 비파괴적 전환으로 불 수 있다.
3. '내벽' 포크시트의 제조 가능성이 도전에 직면하다
성공적인 하드웨어 실증에도 불구하고, 제조 가능성에 대한 몇 가지 우려가 남아 있었고, 이에 imec은 초기 포크시트 소자 아키텍처를 재검토하고 개선하기에 이르렀다.가장 큰 과제는내벽(inner wall) 자체의 제조 가능성에 관한 것이다. 90 nm 로직 표준 셀 높이를 달성하려면 유전체 벽의 두께가 8~10 nm 수준으로 극히 얇아야 한다. 그런데 이 벽은 소자 공정 플로우의 초기 단계에서 형성되기 때문에, 이후의 모든 FEOL 식각 공정에 지속적으로 노출된다. 이 과정에서 벽이 추가로 얇아질 수 있어, 벽 소재 선택에 상당한 제약이 따른다. 또한 p형/n형 소스-드레인 에피(epi)와 같이 어느 한쪽에만 적용되는 공정 단계를 구현하려면, 전용 마스크가 이 얇은 유전체 벽 위에 정밀하게 정렬되어야 하는데, 이는 p/n 마스크 정렬 정확도에 매우 까다로운 요구 조건을 부과한다.
두 번째 문제는 공통 게이트(common gate) 구현의 어려움이다. 실제 설계에서 소자의 90%는 n형과 p형 채널이 하나의 공통 게이트를 공유하는 구조를 사용한다. 그런데 inner wall 포크시트에서는 유전체 벽이 이 p-n 연결 게이트를 물리적으로 가로막는다. 이를 해결하려면 게이트를 벽보다 높게 만들어 벽을 넘어가도록 해야 하는데, 이 경우 기생 커패시턴스(parasitic capacitance)가 증가하는 부작용이 발생한다.
마지막으로, tri-gate 아키텍처에 대한 칩 제조사들의 우려도 존재한다. 이 구조에서 게이트는 채널의 세 면만을 감싸기 때문에, GAA 구조와 비교했을 때 특히 단채널 길이에서 게이트의 채널 제어력이 저하될 위험이 있다.
4. '외벽(outer wall)' 포크시트: 셀 경계에 위치한 dielectric wall
2025년 VLSI 기술 및 회로 심포지엄(VLSI 2025)에서 imec 연구진은 '외벽(outer wall)' 포크시트라 명명한 새로운 포크시트 소자 아키텍처를 발표했다 [5]. 연구진은 TCAD 시뮬레이션을 통해, 이 outer wall 포크시트가 면적 스케일링 가능성을 유지하면서도 공정 복잡도를 낮추고 성능을 향상시킴으로써 기존 설계(inner wall)를 개선함을 입증했다.
외벽 포크시트는 유전체 벽을 표준 셀의 경계부에 배치함으로써, p-p 또는 n-n 경계벽으로 기능하도록 한다. 이 구조에서 각 벽은 인접한 표준 셀과 공유되며, 90 nm 셀 높이를 유지하면서도 벽 두께를 약 15 nm 수준으로 두껍게 만들 수 있다. 또 다른 핵심적인 특징은 wall-last integration 접근법이다. 전체 공정 플로우는 Si/SiGe 스택을 형성하는 것에서 시작하는데, 이는 모든 GAA 기술에서 공통적으로 사용되는 단계이다. 이 스택의 Si 층은 SiGe가 나노시트 채널 릴리즈(channel release) 단계에서 식각되고 난 후, 나노시트 형태의 전도 채널을 형성하게 된다. 유전체 벽은 최종적으로 이 스택을 둘로 나누며, 동일 극성의 FET 두개가 벽을 마주하고 양쪽에 배치되는 구조가 만들어진다. 벽 자체는 나노시트 채널 릴리즈, 소스/드레인 에치백, 소스/드레인 에피 성장이 완료된 이후, 즉 공정 통합 플로우의 후반부에 처리된다. 마지막으로 RMG(Replacement Metal Gate) 공정이 전체 통합 플로우를 마무리한다.
| 벽 위치 | 셀 중앙 (p-n 경계) | 셀 경계 (p-p 또는 n-n) |
| 벽 두께 | 8~10 nm (극박) | ~15 nm (여유 있음) |
| 벽 형성 시점 | 공정 초기 (wall-first) | 공정 후반 (wall-last) |
| FEOL 식각 노출 | 모든 후속 식각에 노출 | 대부분의 식각 완료 후 형성 |
| 공통 게이트 연결 | 벽이 가로막음 | 벽이 셀 중앙에 없어 자유로움 |
5. 내벽 대비 외벽 포크시트의 5가지 핵심 개선점
내벽 포크시트, 외벽 포크시트 모두 GAA 나노시트 대비 두 가지 공통적인 이점을 공유한다. 면적 스케일링 측면에서 두 구조 모두 A10 노드에서 90 nm 로직 표준 셀 높이 달성이 가능하며, 이는 A14 나노시트 기술의 115 nm 셀 높이와 비교하여 유리하다. 두 번째 공통 이점은 기생 커패시턴스 감소다. 벽 양쪽에 배치된 두 FET(inner wall의 경우 n과 p, outer wall의 경우 n-n 또는 p-p)을 커패시턴스 문제 없이 스케일된 나노시트 기반 셀보다 훨씬 가깝게 배치할 수 있다.
나아가 외벽 포크시트는 내벽 설계 대비 다섯 가지 핵심 측면에서 우수한 성능을 발휘할 것으로 기대된다.
1. wall-last 공정 방식 덕분에 유전체 벽이 여러 차례의 공격적인 FEOL 공정 단계에 노출되지 않는다. 따라서 벽 소재로 범용적인 이산화규소(SiO₂)를 사용할 수 있다. wall-last 공정 단계에서 벽은 넓은 Si/SiGe 스택에 트렌치를 형성하고 SiO₂ 유전체로 채우는 방식으로 만들어진다.
2. 벽이 셀 경계에 배치되므로 벽의 폭을 약 15 nm 수준으로 여유 있게 설계할 수 있어 공정이 단순화된다.
3. 하나의 표준 셀 내 n형과 p형 소자의 게이트를 유전체 벽을 넘지 않고도 쉽게 연결할 수 있다.
4. 외벽 포크시트는 내벽 포크시트 소자 대비 우수한 게이트 제어력을 제공할 것으로 기대되며, 이는 tri-gate 포크 구조 대신 Ω(오메가) 게이트를 형성할 수 있는 능력에 기인한다. 두꺼워진 유전체 벽 덕분에 최종 RMG 단계에서 벽을 수 nm 에치백하는 것이 가능해진다. 이를 통해 게이트가 채널의 네 번째 면까지 부분적으로 감싸게 되어, 채널에 대한 제어력이 향상된 W자형 게이트 구조가 구현된다. TCAD 시뮬레이션 결과, 유전체 벽을 5 nm 식각하는 것이 가장 최적이었으며, 이를 통해 구동 전류(drive current)가 약 25% 향상되는 것으로 나타났다.
5. 포크시트 공정 통합 플로우가 완전한 채널 스트레인(full channel strain)을 제공할 수 있는 잠재력과 관련된다. 채널 스트레인은 구동 전류를 향상시키는 추가적인 성능 부스터이다. 일반적으로 완전한 채널 스트레인은 소스/드레인 스트레서(stressor)를 구현함으로써 얻을 수 있다. 이 방법은 p형 FinFET에서 매우 효과적임이 입증되었으나, GAA 나노시트 및 내벽 포크시트 소자 아키텍처에서는 구현이 어려웠다. 개념적으로, 소스/드레인 영역에 Ge 원자를 도입하는 것이 핵심이다. Ge 원자는 Si 원자보다 크기 때문에 Si 채널에 압축 스트레인 (compressive strain)을 유발하여 캐리어 이동도(mobility)를 향상시킨다.
외벽 포크시트 소자에서 완전히 효과적인 소스/드레인 스트레서를 구현할 수 있는 이유는 wall-last 방식 때문이다. 벽이 형성되기 전, 하드마스크가 넓은 Si/SiGe 스택의 중앙부, 즉 나중에 벽이 형성될 영역을 계속 덮고 있다(Fig. 6). 이 하드마스크 아래의 Si spine는 소스/드레인 에피 성장 과정에서 시드 결정(seed crystal)으로 기능하며, 하나의 게이트 채널에서 다음 게이트 채널로 이어지는 Si '템플릿' 역할을 한다. 이는 FinFET 기술의 Si 서브핀(subfin)과 유사한 개념으로, 소스/드레인 에피 모듈을 90° 회전시킨 것으로 상상하면 이해하기 쉽다(Fig. 7). 이러한 Si 결정 템플릿이 없으면 소스/드레인 에피 계면에 수직 결함이 형성되어, Si 채널 내에 형성된 압축 스트레인이 소멸된다.
6. 외벽 포크시트의 SRAM 및 링 오실레이터 설계 적용: PPA 벤치마크
마지막으로 imec은 외벽 포크시트의 PPA(Power-Performance-Area) 이점을 정량화하기 위한 벤치마크 연구를 수행했다.
나노시트 아키텍처 대비 면적 이점은 A10 외벽 포크시트와 A14 나노시트 기반 SRAM 비트셀의 면적을 비교할 때 명확하게 드러난다. 레이아웃 분석 결과, 외벽 포크시트 기반 SRAM 셀에서 22%의 면적 감소가 확인되었다. 이는 스케일된 게이트 피치에 더해, p-p 및 n-n 간격 축소에서 비롯된 결과다.
성능 평가의 핵심 지표로는 링 오실레이터의 시뮬레이션 주파수가 사용되며, 이는 유효 구동 전류와 유효 커패시턴스의 비($I_\mathrm{eff}/ C_\mathrm{eff}$)로 표현된다. 시뮬레이션 결과, A10 노드에서 이전 세대인 A14 및 2nm 노드의 주파수 성능과 동등한 수준을 유지하려면 외벽 포크시트가 필수적인 것으로 나타났다. 단, 이는 모든 소자 구조에서 완전한 채널 스트레인이 구현될 수 있다는 조건 하에서다.
나노시트(2nm 및 A14) 및 내벽 포크시트 소자에서 완전한 채널 스트레인을 구현하는 것은 어려운 것으로 입증되었으며, 스트레인이 없을 경우 구동 전류가 약 33% 손실되는 것으로 추정된다. 따라서 외벽 포크시트 소자에서 효과적인 소스/드레인 스트레서를 구현할 수 있는 능력은 링 오실레이터 설계에서 추가적인 성능 우위를 가져올 것으로 기대된다.
7. 전망과 결론
포크시트 소자 아키텍처는 CFET의 양산 준비가 완료되기 전까지, 나노시트 기반 로직 기술 로드맵을 A10 기술 노드까지 연장하기 위해 imec이 도입한 기술이다. 그러나 제조 가능성 문제로 인해 imec은 최초의 내벽 포크시트 설계를 포기하고, 개선된 버전인 외벽 포크시트를 개발하게 되었다. 새로운 설계는 내벽 포크시트 대비 제조 가능성을 향상시키는 동시에 성능을 끌어올리고 면적 스케일링을 유지한다.
향후 과제로서, imec은 현재 외벽 포크시트 설계와 CFET 아키텍처의 호환성, 그리고 CFET이 이 혁신적인 스케일링 부스터로부터 얼마나 PPA 이점을 얻을 수 있는지를 연구하고 있다.
+) 포크시트는 스케일링에는 유리하지만 tri-gate 구조로의 회귀를 의미하며, 나노시트의 한 면이 SiN 벽에 접하기 때문에 게이트가 채널을 완전히 감쌀 수 없어 GAA 나노시트 대비 유효 채널 제어력이 감소한다.
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