References
- S. Liao et al., "Monolithic CFET with 48nm Gate Pitch Featuring First Functional Ring Oscillator and Smallest SRAM Bitcell," IEDM 2024.
- C.-T. Tu et al. (TSMC), "Dual-WFM Split-Gate Monolithic CFET with GeSi Channel," IEDM 2024.
- Samsung Device Solutions, "Dense BN Dielectric for Thermal Management in CFET Architectures," IEDM 2024.
- Y.-J. Mii, "Logic Technology Scaling Roadmap," VLSI 2022, pp. T276–T281.
- M. Radosavljević et al., "CFET Device Architecture," IEDM 2023, pp. 29.2.1–29.2.4
반도체 업계는 지난 수십 년간 Moore's Law를 따라 트랜지스터를 더 작게, 더 많이 집적해왔다. 평면(planar) MOSFET에서 FinFET으로, 그리고 GAA(Gate-All-Around) 나노시트 구조로의 전환이 이 흐름을 이어왔다. 그러나 이제 가로 방향(lateral)의 스케일링은 물리적 한계에 가까워지고 있으며, 업계는 세로 방향(vertical)으로 눈을 돌리기 시작했다. 그 핵심에 있는 것이 바로 CFET이다.
1. CFET이란 무엇인가?
CFET은 기존 CMOS 회로에서 평면적으로 나란히 배치되던 nFET과 pFET을 수직으로 적층하는 3D 트랜지스터 아키텍처이다. 기존 나노시트 구조에서는 nFET과 pFET 사이에 격리 공간(isolation space)이 필요하기 때문에 레이아웃 면적이 줄어드는 데 한계가 있었다. CFET은 이 두 트랜지스터를 같은 풋프린트(footprint) 위에 수직으로 쌓음으로써, 동일한 평면 면적 내에서 트랜지스터 밀도를 거의 2배 향상시킬 수 있다. [1, 2]
가장 기본적인 구조는 하단에 pFET, 상단에 nFET을 배치하는 nFET-on-pFET 형태이며, 두 트랜지스터 사이에는 중간 유전체 격리층(Middle Dielectric Isolation, MDI)이 삽입되어 전기적으로 분리된다. 각 나노시트 채널은 게이트 유전체(high-k)와 금속 게이트(WFM)로 둘러싸인 GAA 구조를 유지한다.
FinFET → 나노시트로의 전환이 게이트 제어력을 개선하는 방향이었다면, CFET은 밀도(density) 문제를 해결하기 위한 구조적 혁신이다. 기존 평면 레이아웃에서 nFET과 pFET은 같은 층에 배치되므로, pitch를 줄이면 두 소자 사이의 격리 거리도 함께 줄어들어 누설 전류, 간섭, 공정 마진 부족 등의 문제가 발생한다. CFET은 이 문제를 수직 적층으로 우회하여, 가로 방향 설계 규칙(design rule)의 제약에서 비교적 자유롭게 밀도를 높인다. TSMC는 이 구조가 Power, Performance, Area, Cost(PPAC) 전반에서 이점을 제공한다고 보고 2030년대 양산 적용을 목표로 개발을 진행 중이다. [1]
2. 제조 방식: Monolithic vs Sequential
CFET의 제조 접근 방식은 크게 두 가지로 나뉜다.
Monolithic CFET은 단일 웨이퍼 위에서 nFET과 pFET을 연속 공정으로 함께 형성하는 방식이다. SiGe/Si 초격자(superlattice)를 성장시킨 뒤, 나노시트 스택 패터닝, 소스-드레인 에피택시, MDI 형성, 채널 릴리즈, high-k/금속 게이트 증착 등의 공정이 순차적으로 진행된다. 기존 나노시트 NSFET 공정 흐름과 유사하여 파운드리 입장에서 전환 비용과 리스크가 상대적으로 낮다는 장점이 있다. TSMC는 IEDM 2024에서 48 nm 게이트 피치에서 동작하는 완전 기능 CFET 인버터를 시연하고, 이를 기반으로 세계 최초의 101단 링 오실레이터(Ring Oscillator)와 세계 최소 면적의 6T SRAM 비트셀을 구현했다. [1]
Sequential CFET은 두 웨이퍼를 각각 가공한 뒤 본딩(bonding)으로 결합하는 방식으로, 각 트랜지스터를 독립적으로 최적화할 수 있다는 장점이 있지만 정렬 정확도와 공정 복잡도가 크게 증가한다.
3. 핵심 공정 과제들
CFET은 구조적 이점이 분명하지만, 양산을 위해 넘어야 할 공정 과제도 만만치 않다.
VT(Threshold Voltage) 매칭 문제가 대표적이다. 수직으로 적층된 nFET과 pFET은 서로 다른 일함수(work function)를 요구하는데, 동일한 공정 조건 내에서 두 소자의 VT를 독립적으로 제어하는 것이 어렵다. TSMC는 이를 위해 수직 다이폴 패터닝(vertical dipole patterning) 기법을 도입하여 nFET과 pFET의 VT를 개별적으로 조율하는 데 성공했다. [1]
인터커넥트 구조도 완전히 재설계되어야 한다. CFET 아키텍처에서는 상단 nFET의 소스-드레인 컨택은 frontside에서, 하단 pFET의 소스-드레인 컨택은 backside에서 접근하는 방식이 채택된다. 공통 드레인은 수직 로컬 인터커넥트(vMDLI)로 연결하고, 전원 공급은 BSPDN(Backside Power Delivery Network)을 통해 backside에서 이루어진다. 이는 frontside routing을 신호 경로에만 전용함으로써 배선 혼잡도를 크게 줄이는 효과가 있다.
열 관리(Thermal Management) 또한 심각한 과제다. 소자가 수직으로 적층되면 열 경로가 복잡해지고 방열이 어려워진다. Samsung은 IEDM 2024에서 기존 p-SiCOH 대비 55배 높은 열전도율을 갖는 고밀도 BN(Boron Nitride) 유전체 박막을 개발하여, CFET 구조에서 소자 최고 온도를 최대 17.3 °C 낮출 수 있음을 시뮬레이션으로 검증했다. [3]
리소그래피 요구 조건도 극단적으로 엄격해진다. 수직 적층 구조에서는 nFET과 pFET 간의 오버레이 오차가 곧 소자 성능 저하로 직결되므로, BEOL 정렬 버짓이 ~0.5 nm 수준으로 요구된다. 이는 High-NA EUV 리소그래피와 AI 기반 OPC의 병행 적용을 사실상 필수로 만든다.
4. 최신 연구 동향
IEDM 2024를 기준으로 CFET 연구는 소자 수준을 넘어 회로 수준으로 빠르게 진화하고 있다. TSMC는 48 nm 이하 게이트 피치에서 링 오실레이터와 SRAM을 동작시키며 회로 통합 가능성을 입증했고, [1] TSMC의 또 다른 연구에서는 GeSi 채널 기반 CFET에 이중 금속 일함수(dual-WFM) 분리 게이트 구조를 적용하여 VT 매칭 비율 0.93, 최대 전압 이득 61 V/V, HSNM 0.24 V를 달성하는 성과를 보고했다. [2] 2D 소재(MoS₂/WSe₂) 기반의 CFET 유사 구조 연구도 활발히 진행 중이며, 궁극적으로 원자층 두께의 채널을 갖는 CFET 실현을 향한 발걸음이 이어지고 있다.
5. 전망
CFET은 단순한 공정 개선이 아니라, 반도체 집적 회로의 물리적 구조를 3차원으로 재정의하는 패러다임 전환이다. 가로 방향 스케일링의 종착점에서 세로 방향으로의 확장이라는 새로운 로드맵을 열어주며, PPAC 관점에서 기존 나노시트 대비 월등한 잠재력을 갖는다. TSMC가 2030년대 양산을 목표로 제시한 만큼, 향후 수년간 CFET 관련 공정 통합, 소재, 리소그래피 분야의 연구 성과에 주목할 필요가 있다.
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