지난 글들에서 전력, 발열, 정전 제어력을 다뤘다. 이번 주제는 기생 성분 증가(Parasitic R/C)다. 트랜지스터 자체의 성능이 좋아져도, 그 트랜지스터를 외부와 연결하는 컨택과 배선의 저항(R), 커패시턴스(C)가 비례해서 줄지 않으면, 회로의 실제 속도는 트랜지스터의 이론적 성능만큼 따라가지 못한다. 디지털 회로의 지연시간은 본질적으로 RC 시간상수에 의해 결정되는데, 트랜지스터는 작아지는데 이 R과 C가 줄지 않거나 오히려 늘어나면, 결국 칩 전체의 속도는 트랜지스터 하나의 속도가 아니라 이 기생 성분에 의해 결정된다.
"단위 자원당 연산 밀도"라는 대전제로 돌아가 생각해보면, 이 문제의 본질이 더 명확해진다. 트랜지스터의 게이트 길이를 줄여서 본질적인 스위칭 속도(intrinsic delay)가 20% 빨라졌다고 해도, 그 트랜지스터에 연결된 컨택과 배선의 RC delay가 그대로거나 오히려 늘어났다면, 회로 전체의 delay 개선은 20%보다 훨씬 작아진다. 즉 "트랜지스터 자체의 PPA 개선"과 "실제 칩에서 체감하는 PPA 개선" 사이의 간극이 바로 이 기생 성분에서 생긴다.
1. 기생 저항
1.1. Contact Resistance
트랜지스터의 소스/드레인과 금속 배선이 만나는 지점, 즉 컨택(contact)에는 금속-반도체 접합에서 생기는 Schottky barrier가 존재한다. 이 접합을 통과하는 데 드는 저항이 contact resistance다. 이 저항은 다음과 같이 근사된다.
$R_\mathrm{C} \propto \rho_\mathrm{C} A_\mathrm{contact} $
여기서 $\rho_\mathrm{C}$는 specific contact resistivity(단위 면적당 저항), $A_\mathrm{contact}$는 실제 접촉 면적이다. 문제는 스케일링이 진행될수록 컨택의 단면적 $A_\mathrm{contact}$ 은 거의 제곱에 가깝게 줄어드는데, $\rho_\mathrm{C}$ 는 그만큼 빠르게 줄지 않는다는 점이다. 그 결과 트랜지스터 전체의 구동 경로 저항 $R_\mathrm{on}$ 중에서 컨택이 차지하는 비중이 세대가 지날수록 점점 커진다. 여러 advanced node 분석에서 컨택 저항이 전체 parasitic resistance의 상당 부분, 많은 경우 30~50% 수준 또는 그 이상을 차지한다는 점이 보고되는데, 이는 채널 자체의 저항을 아무리 줄여도 컨택 저항이 병목이 되어 전체 성능이 개선되지 않는 상황으로 이어질 수 있음을 보여준다.
기존 해법은 실리사이드(NiSi 등)를 형성해 금속-반도체 계면의 Schottky barrier 높이를 낮추고, S/D 영역의 도핑을 최대한 높여 접합 저항을 줄이는 것이다.
차세대 해법은 컨택의 형태 자체를 바꾸는 방향이다. Wrap-around contact는 평평한 면 접촉이 아니라 S/D epi 구조를 금속이 입체적으로 감싸는 형태로 만들어, 셀의 평면적 풋프린트는 그대로 두면서 실제 접촉 면적을 늘린다. 또한 새로운 금속-반도체 계면 조합(예: 특정 금속과 반도체 사이의 자연스러운 낮은 barrier 형성)에 대한 연구도 활발하다.
1.2. 배선 저항
배선의 저항은 단순히 ρ⋅L/A\rho \cdot L / A (비저항 × 길이 ÷ 단면적)로 결정될 것 같지만, 나노 스케일에서는 비저항(ρ\rho ) 자체가 더 이상 일정하지 않다. 구리(Cu)의 상온 전자 평균자유경로(electron mean free path)는 약 40nm 정도인데, 배선의 폭이 이 거리보다 작아지면 전자가 배선 표면이나 결정립 경계(grain boundary)에 부딫혀 산란되는 빈도가 급격히 늘어난다. 이로 인해 배선이 가늘어질수록 비저항 자체가 벌크 값보다 훨씬 커지는 현상이 나타나는데, 이를 resistivity size effect라 부른다.
여기에 더해, Cu 배선은 절연막으로 Cu 원자가 확산되는 것을 막기 위한 barrier/liner 층(Ta/TaN 등)이 필수적이다. 그런데 이 barrier 층의 두께는 배선이 줄어드는 속도만큼 줄지 않는다. 그 결과 배선 단면적 중 실제로 전류가 흐를 수 있는 Cu의 면적 비율이 점점 줄어들어, resistivity size effect를 더욱 악화시킨다.
최근 살펴본 SMIC N+3 테어다운에서 M0 피치가 32.5nm까지 좁아진 것을 떠올려보면, 이 정도 폭에서는 Cu 배선 자체의 폭이 Cu의 전자 평균자유경로(~40nm)보다 작아지는 영역에 들어선다. 이 지점부터는 단순히 "선을 더 가늘게 그릴 수 있는가"의 패터닝 문제를 넘어, "가늘게 그린 Cu 선이 충분히 낮은 저항을 가질 수 있는가"라는 재료 자체의 문제가 본격적으로 시작된다.
기존 해법은 Cu에 Ta/TaN barrier와 liner를 적용하는 현재의 damascene 공정이다. 다만 위에서 설명한 이유로, 이 조합은 가장 좁은 배선 레벨(M0 등)에서 한계에 도달하고 있다.
차세대 해법은 Cu를 대체하는 신소재 인터커넥트다. Ru, Mo, W 같은 금속은 벌크 비저항 자체는 Cu보다 높지만, 전자 평균자유경로가 Cu보다 훨씬 짧다 — 예를 들어 Ru의 전자 평균자유경로는 수 nm 수준으로 알려져 있어, Cu의 40nm와는 한 자릿수 이상 차이가 난다. 즉 배선이 좁아질 때 비저항이 증가하는 정도가 Cu보다 훨씬 덜 가파르다. 그 결과, 어떤 배선 폭 이하에서는 "벌크에서는 Cu보다 나쁘던 금속이 실제로는 Cu보다 더 낮은 저항을 갖는" **교차점(crossover)**이 존재한다. 이 교차점은 정확한 수치가 소재·공정 조건에 따라 달라지지만, 대략 한 자릿수 nm대의 배선 폭 영역에서 나타나는 것으로 논의되며, 최선단 노드의 가장 좁은 배선층(M0/M1)에서 Ru나 Mo 같은 신소재로의 전환이 검토되는 근거가 바로 이것이다. 또한 일부 신소재는 절연막과의 반응성이 낮아 별도의 diffusion barrier 없이(barrierless) 적용 가능하다는 점도 매력적인데, 이는 앞서 말한 "barrier가 단면적을 갉아먹는" 문제 자체를 없애준다.
1-3. Via 저항
배선층 사이를 연결하는 via 역시 같은 resistivity size effect를 겪는다. 여기에 더해, via와 그 아래/위 배선 사이의 정렬 오차(overlay) 마진을 확보하기 위해 via 자체를 실제 필요한 크기보다 작게 설계하는 경우가 많다. 정렬이 조금 어긋나도 단락(short)이 발생하지 않도록 여유를 두는 것인데, 이 여유분만큼 via의 실제 단면적은 줄어들고 저항은 늘어난다.
Self-aligned via(SAV) 공정은 이 정렬 마진을 공정 자체에 내재화한다. 즉 via를 형성하기 전 단계에서 위치를 자기정렬(self-align)시킴으로써, 별도의 마진 없이 via를 가능한 최대 크기로 키울 수 있게 한다.
2. 기생 커패시턴스
2-1. Gate-S/D Overlap/Fringe Capacitance — 전력 편에서 만났던 그 영역
지난 "전력" 글에서 GIDL을 다룰 때 등장했던, 게이트와 소스/드레인이 겹치거나 인접한 영역이 여기서도 핵심이다. 이 영역에서는 두 가지 경로로 기생 커패시턴스가 생긴다.
게이트가 S/D와 직접 겹치는 부분에서 전기장이 수직으로 형성되며 생기는 것이 **overlap capacitance(CovC_{ov} )**다. 한편, 게이트가 S/D와 물리적으로 겹치지 않더라도, 게이트 측벽의 모서리에서 나온 전기장이 spacer를 가로질러 곡선 형태로 S/D나 그 위의 컨택까지 도달하는 경로가 있는데, 이를 **fringe capacitance(CofC_{of} )**라 부른다. 스케일링이 진행되어 overlap 영역 자체를 최소화한 구조에서도, 이 fringing field에 의한 커패시턴스는 게이트 높이와 spacer 두께에 의해 결정되므로 쉽게 줄지 않는다. 실제로 스케일된 소자에서는 CofC_{of} 가 CovC_{ov} 와 비슷하거나 더 큰 비중을 차지하는 경우도 보고된다.
이 커패시턴스는 트랜지스터가 스위칭할 때마다 충방전되어야 하므로, "전력" 글에서 다룬 CV2fCV^2f 동적전력의 CC 항에 직접 더해진다. 즉 같은 물리적 영역의 문제가, 전력 관점에서는 동적전력 증가로, 이번 관점에서는 RC delay 증가로 동시에 나타나는 것이다.
해법 스펙트럼
기존 해법은 게이트와 S/D 사이의 spacer 소재를 일반 SiN(유전율 ~7)에서 SiOCN, SiBCN 같은 low-k spacer(유전율 ~5 이하)로 바꿔 CofC_{of} 를 줄이는 것이다.
차세대 해법은 spacer 자체를 air gap으로 만드는 것이다. 공기(또는 진공)의 유전율은 1로, 이론상 가능한 가장 낮은 값이다. GAA 나노시트에서 도입된 inner spacer 역시, 단순히 GIDL을 줄이는 것뿐 아니라 이 fringe capacitance를 최소화하는 형태로 최적화된다.
2-2. Gate-to-Contact Capacitance — 면적을 줄인 대가
최근 살펴본 SMIC N+3 테어다운에서, N+3는 **COAG(Contact Over Active Gate)**를 채택했지만 TSMC N6는 채택하지 않았다는 점이 흥미로운 비교 포인트였다. COAG는 게이트 컨택을 isolation 영역이 아니라 active gate 바로 위에 배치함으로써 셀 높이를 줄이는 DTCO 부스터다.
그런데 이렇게 게이트 컨택을 게이트 본체 바로 위로 옮기면, 게이트와 그 위의 컨택 사이의 거리가 물리적으로 가까워지면서 **CgcC_{gc} (gate-to-contact capacitance)**가 새로 생기거나 커진다. N6가 COAG를 적용하지 않고 컨택을 isolation 영역으로 빼낸 것은, 단순히 공정이 뒤처져서가 아니라 면적(밀도)과 CgcC_{gc} 사이의 트레이드오프에서 N6가 더 보수적인 선택을 했다고도 해석할 수 있다. 반대로 N+3가 COAG를 적용하면서도 N6급 밀도/성능을 어느 정도 맞췄다면, CgcC_{gc} 증가를 다른 방식으로 상쇄하는 공정적 보완이 있었을 가능성이 있다.
이 사례는 이 시리즈에서 반복적으로 등장하는 패턴을 잘 보여준다. 면적을 줄이는 DTCO 부스터(COAG)가, 다른 카테고리(기생 커패시턴스)의 문제를 새로 만들어낸다. 즉 1~6번 카테고리는 독립적인 문제가 아니라, 한 카테고리의 해법이 다른 카테고리에 새로운 부담을 주는 트레이드오프 네트워크다.
해법 스펙트럼
기존 해법은 게이트 캡(gate cap)과 컨택 사이의 절연 거리를 정밀하게 제어하는 self-aligned contact(SAC) 공정으로, COAG를 적용하면서도 CgcC_{gc} 증가를 일정 수준으로 억제하는 것이다. 차세대 방향은 이 영역에 더 낮은 유전율의 소재를 적용하거나, 게이트 캡의 두께/형태를 추가로 최적화하는 것이다.
2-3. 배선 간 커패시턴스 — 좁아진 피치의 대가
M0, M1처럼 배선 피치가 좁아지면, 인접한 배선 사이의 거리도 가까워져 wire-to-wire capacitance(또는 crosstalk capacitance)가 커진다. 이는 신호 배선 사이의 간섭(crosstalk)을 유발할 뿐 아니라, 그 자체로 동적전력의 CC 항을 늘린다.
여기서 유전율의 대략적인 감을 잡아보면, 일반 SiO₂의 유전율은 약 3.9, SiN은 약 7 수준이다. 반도체 인터커넥트에서 쓰이는 porous SiOCH 계열의 low-k ILD는 2.2~2.7 수준까지 내려간다. Air gap은 이론상 1.0이다. 즉 SiN에서 air gap까지의 범위는 유전율 기준으로 거의 7배 차이가 나며, 이 차이만큼 같은 배선 간격에서의 커패시턴스를 줄일 수 있는 잠재력이 있다는 뜻이다.
해법 스펙트럼
기존 해법은 배선 사이를 채우는 층간 절연막(ILD)을 다공성(porous) low-k SiOCH 같은 저유전율 소재로 만드는 것이다.
차세대 해법은 배선 사이에 air gap을 형성하는 것, 그리고 더 근본적으로는 이 시리즈 1번 글(전력)과 3번 글(정전 제어력)에서 다뤘던 M0 power rail이나 forksheet의 공유 벽 같은 구조적 해법이다. 전원 배선과 신호 배선을 물리적으로 분리하거나, 인접 셀 간 간격 자체를 줄이는 구조 변화는, 결과적으로 wire-to-wire capacitance가 문제 되는 영역의 배치를 바꿔서 부담을 줄여준다.
기생 커패시턴스는 어떻게 측정하는가
기생 커패시턴스의 추출에는 split C-V(split capacitance-voltage) 방법이 표준적으로 쓰인다. 일반적인 C-V 측정은 게이트-기판 사이의 전체 커패시턴스를 측정하는데, split C-V는 게이트를 소스/드레인 각각과의 커패시턴스로 "분리"해서 측정함으로써, 채널 자체의 커패시턴스(CgcC_{gc} , 채널 영역)와 overlap/fringe 영역의 커패시턴스를 구분해낼 수 있게 한다.
또한 ring oscillator의 주파수는 CC 가 커질수록 느려지므로(f∝1/RCf \propto 1/RC ), 앞서 R 측정에서 언급한 RO 기반 방법은 C 추출에도 동일하게 활용된다. 특정 구조의 유무(예: COAG 적용 여부)에 따른 RO 주파수 차이를 비교하면, 그 구조가 추가한 기생 C의 영향을 회로 레벨에서 직접 확인할 수 있다.
물리적인 치수로부터 R/C를 추정하는 방법도 있다. SMIC N+3 테어다운에서처럼 TEM 단면 이미지로 컨택/배선의 실제 폭, 두께, spacer 두께 등을 측정하면, 이 치수들을 위에서 설명한 물리 모델(resistivity size effect, overlap/fringe 기하 구조)에 대입해 기생 R/C를 역으로 추정할 수 있다. 즉 공정 분석(테어다운)과 소자 물리(R/C 모델)는 서로의 입력과 출력이 되는 관계다.
정리: 기생 성분은 "독립적인 문제"가 아니다
이번 글에서 다룬 항목들을 정리하면 다음과 같다.
| R | Contact resistance | 실리사이드, 고농도 도핑 | Wrap-around contact |
| R | 배선 resistivity size effect | Cu + Ta/TaN barrier | Ru/Mo/W 등 신소재 |
| R | Via 저항 | - | Self-aligned via |
| C | Gate-S/D overlap/fringe | Low-k spacer | Air-gap spacer, inner spacer |
| C | Gate-to-contact (COAG 부작용) | Self-aligned contact | 추가 low-k 소재 |
| C | 배선 간 crosstalk | Porous low-k ILD | Air gap, M0 power rail |
이번 글에서 가장 강조하고 싶은 건 개별 해법들이 아니라, **COAG ↔ CgcC_{gc} **의 관계나 **신소재 인터커넥트(Ru/Mo) ↔ 전력(1번)**의 관계처럼, 한 카테고리의 해법이 다른 카테고리의 문제를 만들거나 해결하는 구조다. 면적(밀도)을 위한 선택이 기생 성분을 늘리고, 그 기생 성분을 줄이기 위한 신소재는 다시 전력 문제와 맞물린다. 이 시리즈의 6개 카테고리는 사실상 하나의 거대한 트레이드오프 그래프 위에 놓인 노드들이라고 볼 수 있다.
다음 글에서는 5번 주제인 **변동성(Variability)**을 다룬다. 지금까지 다룬 R과 C의 "평균값"을 줄이는 이야기였다면, 이번엔 그 값이 "소자마다 얼마나 다른가"의 문제로 넘어간다.
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