해당 글은 imec에 올라온 Unlocking z-pitch scaling for next-generation 3D NAND flash 을 번역한 것입니다.
References
- SK hynix Starts Mass Production of World's First 321-High NAND
- spectrum.ieee.org/flash-memory
- A confined storage nitride 3D-NAND cell with WL airgap for cell-to-cell interference reduction and improved program performances, D. Resnati, 2024 VLSI
- Hole-side airgap integration as enabler for 3D NAND flash z-pitch scaling, S. Rachidi et al., 2025 IEEE International Memory Workshop (IMW)
- Superior scalability of advanced horizontal channel flash for future generations of 3D Flash memory, M. Oda, 2024 IEDM
- ‘Imec improves memory window of a 3D trench cell for next-gen NAND Flash’, imec Reading Room
NAND flash, industry's primary storage technology
1980년대 후반 메모리 시장에 처음 등장한 이래, NAND 플래시는 대용량 데이터를 저장하고 불러오는 방식을 혁신적으로 바꿔놓았다. 고밀도 데이터 저장에 최적화된 아키텍처를 갖춘 이 기술은 스마트폰, 데이터 서버, PC를 포함한 거의 모든 주요 전자 제품 시장에 깊숙이 자리잡고 있다. SD 카드, USB 드라이브 등 대부분의 휴대용 메모리 장치 안에서도 이 기술을 찾아볼 수 있다. NAND 플래시는 비휘발성 메모리로, 사진, 동영상, 오디오 파일, 그리고 이메일 아카이브 등 각종 데이터를 최대 10년까지 저장하고 불러올 수 있다. 최근에는 AI 모델 학습에 필요한 방대한 데이터를 효율적으로 저장하는 수단으로서, AI 및 머신러닝 분야에서도 중요한 역할을 담당하고 있다.
NAND 플래시 스토리지 기술의 성공은 메모리 셀 밀도와 비용을 지속적으로 개선해온 능력에 기인한다. NAND 플래시 업계는 해마다 비트 저장 밀도(Gbit/mm²)를 꾸준히 향상시켜 왔으며, 이 추세를 유지하기 위해 다양한 혁신이 도입되었다. 그 중에서도 가장 중요한 발전으로는 2D NAND에서 3D NAND로의 전환, 셀당 저장 비트 수의 증가(상용 NAND 플래시 기준 최대 4비트), 그리고 메모리 동작 원리 측면에서 플로팅 게이트 트랜지스터에서 전하 트랩 셀로의 전환을 꼽을 수 있다.
A 3D gate-all-around cell architecture: the workhorse of the NAND flash industry
수직 GAA(Gate-All-Around) 아키텍처로 메모리 셀을 적층한 3D NAND 플래시는 고밀도 데이터 저장 분야의 핵심 기술이다. 이 3D 구조에서 메모리 셀들은 수직 방향으로 쌓여 하나의 스트링(string)을 형성하며, 각 셀은 수평 방향의 워드라인(word-line)을 통해 주소가 지정된다.
대부분의 3D NAND 제품에서는 전하 트랩 셀(charge trap cell)이 저장 소자로 사용된다. 이 메모리 셀은 기본적으로 MOSFET 트랜지스터와 유사한 구조를 가지되, 게이트 산화막 내부에 얇은 실리콘 질화막(SiN) 층이 삽입되어 있다는 점이 다르다. 이로 인해 게이트 산화막은 산화막-질화막-산화막, 즉 ONO(Oxide-Nitride-Oxide) 스택 구조를 갖게 되며, 각 층은 순서대로 블로킹 산화막(blocking oxide), 트래핑 질화막(trapping nitride), 터널 산화막(tunnel oxide)의 역할을 담당한다. SiN 층에는 전하를 붙잡아 둘 수 있는 다수의 전하 트랩 사이트(charge-trapping site)가 존재한다.
게이트 전극에 양(+)의 전압이 인가되면, 채널 영역의 전자들이 터널 산화막을 통해 터널링하여 SiN 층에 포획된다. 이는 트랜지스터의 문턱 전압(threshold voltage)을 높인다. 셀의 상태는 소스/드레인 단자 양단에 전압을 인가하여 전류 흐름을 측정함으로써 판독한다. 전류가 흐르면 전자가 트랩되지 않은 상태, 즉 '1' 상태를 의미한다. 반대로 전류가 측정되지 않으면 전자가 트랩된 '0' 상태임을 나타낸다.
전하 트랩 셀은 GAA(Gate-All-Around) 수직 채널 방식을 사용하여 3D NAND 구조에 구현된다. 이를 직관적으로 이해하려면, 평면(planar) 트랜지스터 구조를 90도 회전시킨다고 상상하면 된다. 그 결과 수직 방향으로 세워진 다결정 실리콘(poly-Si) 전도 채널이 게이트 스택에 의해 사방으로 둘러싸인 형태가 된다.
GAA 제조 공정은 Si 산화막과 워드라인 층을 교대로 쌓는 것에서 시작한다. 다음으로 고성능 건식 식각(dry etch) 장비를 이용하여 이 적층 구조를 수직으로 관통하는 원통형 홀(hole)을 형성한다. 이후 홀의 측벽을 따라 산화막, 트래핑 층, 그리고 poly-Si 채널을 순차적으로 증착한다. 이렇게 형성된 구조, 즉 속이 빈 원통형 채널이 여러 층의 게이트 스택으로 둘러싸인 형태는 그 모습이 마카로니(macaroni) 파스타와 닮았다 하여 흔히 마카로니 채널(macaroni channel)이라 불린다.
Continuing the NAND flash roadmap with more oxide/word-line layers
앞으로 수년간 메모리 업계는 GAA 기반 NAND 플래시 로드맵을 그 궁극적인 한계까지 밀어붙일 것이다. 현재 주요 업체들은 산화막/워드라인 층을 300층 이상 적층한 3D NAND 플래시 제품을 출시하고 있다 [1]. 이 숫자는 계속 증가하여 2030년까지 약 1,000층, 즉 100 Gbit/mm²에 달할 것으로 전망된다 [2]. 그러나 두께 ~30 µm에 달하는 이 거대한 층 스택을 관통하는 홀 전체에 걸쳐 일정한 직경을 유지하는 것은 공정 복잡도와 비용을 끊임없이 높이는 요인이 되고 있으며, 고층 스택 증착과 고종횡비(high-aspect-ratio) 식각 공정이 특히 큰 과제로 부각되고 있다.
이에 따라 다양한 보완적 '스케일링 부스터(scaling booster)'가 기술 도구상자에 추가되고 있다. 셀당 비트 수 증가, GAA 셀의 x-y 피치 축소(가로 스케일링), 메모리 어레이의 면적 효율 향상, 그리고 모듈 적층이 그 예다. 또 다른 흐름으로는 주변 CMOS 회로를 별도의 웨이퍼에서 최적화한 뒤 하이브리드 본딩(hybrid bonding) 기술을 이용해 메모리 어레이 스택에 부착하는 방식도 주목받고 있다. 증가하는 공정 비용을 억제하기 위해, 수직 방향의 추가 스케일링, 즉 **z-피치 스케일링(z-pitch scaling)**도 함께 추진되고 있다.
Z-pitch scaling: benefits and pitfalls
z-pitch scaling은 차세대 다층 GAA 기반 NAND 플래시의 비용 절감을 지속하는 데 있어 매우 중요한 과제다. z-pitch scaling이란 현재 약 40 nm 수준인 인접 워드라인 간의 pitch를, 스택 내 워드라인 층과 Si 산화막 층의 두께를 동시에 줄여나감으로써 더욱 축소하는 것을 의미한다. 이를 통해 스택 높이 1 µm당 더 많은 층, 즉 더 많은 메모리 셀을 집적할 수 있어 비용 절감 효과를 가져온다.
그러나 최적화 없이 z-pitch scaling을 추진하면 메모리 셀의 전기적 성능이 저하되는 것이 실험적으로 관찰된다. 구체적으로는 문턱 전압(threshold voltage) 감소, 서브문턱 스윙(sub-threshold swing) 증가, 데이터 보존 특성(retention) 저하, 그리고 프로그램 및 소거 전압의 상승이 나타난다. 이러한 현상들은 스케일링이 진행될수록 더욱 두드러지는 두 가지 물리적 메커니즘에 기인한다. 바로 셀 간 간섭(cell-to-cell interference)과 횡방향 전하 이동(lateral charge migration)이다.
워드라인 층의 두께가 줄어들면 전하 트랩 트랜지스터의 게이트 길이도 함께 감소한다. 그 결과 게이트의 채널 제어력이 약해지고, 인접 셀 사이의 정전기적 결합(electrostatic coupling)이 촉진되어 셀 간 간섭이 심화된다. 이와 더불어, 메모리 셀이 수직 방향으로 축소됨에 따라 횡방향 전하 이동(또는 수직 전하 손실) 현상도 나타난다. SiN 층 내에 포획된 전하들이 수직 방향의 SiN 층을 따라 이동하는 경향이 있으며, 이는 데이터 보존 특성을 저하시킨다.
아래에서는 이러한 현상들을 억제하여 차세대 3D NAND 플래시에서 z-피치 스케일링을 실현 가능하게 하는 기술적 해결책들을 살펴본다.
Integrating airgaps in between word-lines for reduced cell-to-cell interference
TCAD 시뮬레이션을 통해, 인접한 워드라인 사이에 에어갭(airgap)을 도입하는 것이 셀 간 간섭을 억제하는 유망한 방법임이 확인되었다. 에어갭은 Si 산화막 게이트 간 유전체보다 낮은 유전 상수를 가지므로, 인접 셀 사이의 정전기적 결합을 효과적으로 줄여준다. 이는 초기 평면형 2D NAND 플래시 아키텍처에서 매우 효과적으로 활용되었던 방식이다. 그러나 수백 층에 달하는 Si 산화막/워드라인 스택에 에어갭을 구현하는 것은 훨씬 복잡한 문제다. 여러 해결책이 제안된 바 있지만 [3], 완전한 확장성(scalability)을 입증하지는 못했다.
imec은 2025년 IEEE 국제 메모리 워크숍(IMW)에서, 워드라인 사이에 에어갭을 제어 가능한 방식으로 형성할 수 있는 독자적인 공정 통합 방안을 발표했다 [4]. 이 방안의 핵심은 메모리 홀(memory hole) 내부에서 에어갭을 도입하는 것으로, ONO 스택을 증착하기 전에 게이트 간 Si 산화막을 리세스(recess)하는 방식을 사용한다. 에어갭은 워드라인에 자기 정렬(self-aligned) 방식으로 형성되므로 위치를 정밀하게 제어할 수 있으며, 이를 통해 확장 가능한 솔루션을 제공한다.
에어갭이 적용된 소자는 그렇지 않은 소자에 비해 인접 셀 간섭에 덜 민감한 것으로 확인되었다. 이는 비선택 게이트에 이른바 패스 전압(pass voltage)을 인가했을 때, 에어갭이 있는 소자에서 더 작은 문턱 전압 변화량이 측정된 결과로부터 도출된 결론이다. 해당 결과는 30 nm 피치(게이트 길이 15 nm, 게이트 간 Si 산화막 두께 15 nm)의 제한된 워드라인 층 수와 80 nm 메모리 홀 직경을 갖는 테스트 소자에서 얻어졌다. imec 연구진은 에어갭이 메모리 성능 및 신뢰성에 미치는 영향도 함께 분석했다. 그 결과 에어갭 도입이 메모리 동작에 영향을 주지 않았으며, 최대 1,000회의 프로그램/소거 사이클에 달하는 내구성(endurance)을 보였다. 이는 에어갭이 없는 소자와 비교할 만한 수준이다.
이러한 결과를 바탕으로, 홀 측면 에어갭 공정 통합(hole-side airgap integration) 방식은 공격적인 z-pitch scaling을 실현하는 데 있어 핵심적인 단계로 평가된다.
Introducing charge trap layer separation to suppress lateral charge migration
현재까지 imec은 게이트 간 유전체 층에 에어갭을 도입하는 방안의 실현 가능성을 입증했으며, 이 에어갭은 ONO 스택의 블로킹 산화막(blocking oxide) 위치에서 종결되는 형태다. TCAD 시뮬레이션 결과에 따르면, 에어갭을 블로킹 산화막과 SiN 전하 트랩 층 영역까지 더 깊이 확장할 경우 메모리 윈도우(memory window)가 개선되는 것으로 나타났다. 이와 같은 전하 트랩 층 분리(charge trap cut)는 추가적인 이점도 제공한다. 산화막/워드라인 스택의 높이 방향을 따라 상단에서 하단까지 이어지는 SiN 스트링을 통해 전하가 횡방향으로 이동하는 현상을 차단할 수 있다는 점이다.
그러나 이러한 전하 트랩 컷을 실제로 구현하는 것은 매우 도전적인 과제다. 극도로 깊고 좁은 홀의 측벽을 통해 방향성 식각과 증착을 수행해야 하기 때문이다. 이러한 구조에서는 평면형 2D NAND 플래시에서 활용되던 기존 기술들을 그대로 적용할 수 없다. 현재 imec은 전하 트랩 컷을 제어 가능한 방식으로 구현할 수 있는 새로운 기술 개발을 위해 장비 공급업체들과 공동으로 연구를 진행 중이다.
전하 트랩 층의 분리가 성공적으로 구현되면, imec 연구진은 이를 앞서 소개한 에어갭 공정 통합 방안과 결합하여 z-pitch scaling 과제에 대한 완전하고 확장 가능한 솔루션을 제공할 계획이다.
Conclusion and outlook
GAA 기반 3D NAND 플래시의 z-pitch scaling은 워드라인 층 수의 지속적인 증가에 따른 비용을 제어하는 데 있어 핵심적인 과제다. imec은 오랜 공정 전문성과 탄탄한 장비 공급업체 생태계를 바탕으로, 메모리 동작과 신뢰성을 유지하면서 공격적인 z-pitch scaling을 뒷받침하는 핵심 기술, 즉 에어갭 통합과 전하 트랩 컷을 개발하고 있다.
GAA 전하 트랩 셀 아키텍처를 기반으로 한 3D NAND 플래시의 밀도 향상은 결국 한계에 도달할 것이므로, 전 세계 연구 그룹들은 2030년 이후의 스토리지 로드맵을 이어갈 보다 혁신적인 셀 아키텍처를 탐색하고 있다. 예를 들어 최근 제안된 새로운 3D 아키텍처에서는 메모리 셀의 전도 채널이 수직이 아닌 수평 방향으로 배열된다 [5]. 또 다른 접근 방식으로, imec이 2023년 IMW에서 발표한 연구에서는 원형 GAA 구조 대신 트렌치(trench) 기반 아키텍처를 통해 전하 트랩 메모리 셀을 연결함으로써 비트 저장 밀도의 획기적인 향상을 도모한다 [6].
이러한 일련의 발전들은 메모리 업계가 100 Gbit/mm² 이상의 데이터 저장 밀도를 향해 점진적으로 나아갈 수 있도록 하는 다양한 기술들이 개발 파이프라인에 존재함을 보여준다. 이는 클라우드 컴퓨팅과 AI 애플리케이션이 주도하는 수요에 부응하기 위한 것이다.
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